大判例

東京高等裁判所 平成８年（行ケ）１４６号 判決 1998年7月14日

東京都千代田区丸の内二丁目２番３号

原告

三菱電機株式会社

代表者代表取締役

北岡隆

訴訟代理人弁理士

竹中岑生

同

大槻聡

東京都千代田区霞が関三丁目４番３号

被告

特許庁長官　伊佐山建志

指定代理人

清田健一

同

吉村宅衛

同

内藤照雄

同

廣田米男

主文

原告の請求を棄却する。

訴訟費用は原告の負担とする。

事実

第１ 　原告が求める裁判

「特許庁が平成７年審判第９３６８号事件について平成８年５月１０日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決

第２ 　原告の主張

１ 　特許庁における手続の経緯

原告は、昭和６１年９月２９日に名称を「半導体記憶装置」とする発明（以下「本願発明」という。）について特許出願（昭和６１年特許願第２３２０４７号）をしたが、平成７年４月４日に拒絶査定がされたので、同年５月８日に拒絶査定不服の審判を請求し、平成７年審判第９３６８号事件として審理された結果、平成８年５月１０日、「本件審判の請求は、成り立たない。」との審決を受け、同年７月４日にその謄本の送達を受けた。

２ 　本願発明の特許請求の範囲（別紙図面Ａ参照）

複数のワード線および複数のビット線およびこれらの交点に位置する複数のメモリセルからなるメモリセルアレイを有し、当該メモリセルアレイは複数のブロックに分割されており、アドレス信号によって選択されたブロックにのみメモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行ない、選択されなかったその他のブロックの少なくとも一部では選択されたワード線に属するメモリセルのリフレッシュを行なうようなダイナミック型の半導体記憶装置において、

前記選択されたブロックにおけるワード線を駆動する第１の信号を先に発生し、選択されなかったブロックにおけるワード線を駆動する第２の信号を前記第１の信号の発生から所定の時間差をもって後で発生するワード線駆動信号発生手段を備え、前記第１および第２の信号に応じて、前記選択されたブロックにおけるセンス動作およびリストア動作を先に行ない、前記選択されなかったブロックにおけるセンス動作およびリストア動作を所定の時間差をもって後で行なうことを特徴とする、半導体記憶装置

３ 　審決の理由

別紙審決書「理由」写しのとおり

４ 　審決の取消事由

各引用例に審決認定の技術的事項が記載されていることは認める、しかしながら、審決は、一致点の認定及び相違点の判断をいずれも誤り、本願発明の進歩性を否定したものであって、違法であるから、取り消されるべきである。

(1)一致点の認定の誤り

ａ　審決は、引用例１記載の発明の「完全選択のサブ・アレイ」、「部分選択のサブ・アレイ」は、それぞれ本願発明の「選択されたブロック」、「選択されなかったブロック」に対応する旨認定している。

しかしながら、審決説示の「引用例１記載の発明においては、メモリ・セル・アレイを２つのサブ・アレイに分割し、行および列を選択する「完全選択のサブ・アレイ」と、行のみを選択する「部分選択のサブ・アレイ」とに区分している」との理由のみから、上記のような対応関係を認定することには根拠がない。したがって、そのような認定を前提としてされた、引用例１記載の発明は、本願発明の要件である「複数のワード線および複数のビット線およびこれらの交点に位置する複数のメモリセルからなるメモリセルアレイを有し、当該メモリセルアレイは複数のブロックに分割されており、アドレス信号によって選択されたブロックにのみメモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行い、選択されなかったその他のブロックの少なくとも一部では選択されたワード線に属するメモリセルアレイのリフレッシュを行うようなダイナミック型の半導体記憶装置」の構成を具備している旨の認定は誤りである。

ｂ　また、審決は、「引用例１記載の発明は、完全選択されたサブ・アレイと部分選択されたサブ・アレイのワード線にワード線駆動信号発生手段からの信号を加えるものである」旨認定している。

しかしながら、引用例１におけるワード線駆動に関する記載は、「選択された行は、行クロックCRUおよびCRLから発生され、選択された行と関連する行ドライバを介して行導線（ワード線）に加えられる高論理レベル信号によって活性化される。」（４頁左下欄１９行ないし２２行）との記載のみであるから、審決の上記認定は根拠がない。したがって、そのような認定を前提としてされた、引用例１記載の発明は本願発明と同様の「選択されたブロックにおけるワード線を駆動する第１の信号と、選択されなかったブロックにおけるワード線を駆動する第２の信号を発生するワード線駆動信号発生手段」を具備している旨の認定は誤りである。

ｃ　さらに、審決は、引用例１記載の発明における「第１段階のセンス動作は予備的な動作であって、実際のセンス動作は第２段階の動作によりなされるものである」旨認定している。

しかしながら、引用例１記載の発明における実際のセンス動作は第１段階の動作によりなされるのであるから、審決の上記認定は誤りである。したがって、そのような認定を前提としてされた、本願発明における「センス動作」は引用例１記載の発明の「第２段階のセンス動作」に対応しており、引用例１には本願発明と同様の「選択されたブロックにおけるセンス動作を先に行い、選択されなかったブロックにおけるセンス動作を所定の時間差をもって後で行うこと」が記載されている旨の認定も誤りである。

ｄ　以上のとおりであるから、本願発明と引用例１記載の発明は「選択されたブロックにおけるワード線を駆動する第１の信号と、選択されなかったブロックにおけるワード線を駆動する第２の信号を発生するワード線駆動信号発生手段を備え、第１および第２の信号に応じて、選択されたブロックにおけるセンス動作を先に行い、選択されなかったブロックにおけるセンス動作を所定の時間差をもって後で行う」点において一致するとした審決の認定は誤っており、このような一致点の誤認によって看過された相違点に係る構成の判断、ひいては本願発明の容易想到性の有無の判断が、本願発明の進歩性を否定した審決の結論に影響を及ぼすことは明らかである。

(2) 　相違点に対する判断(1)の誤り

審決は、引用例２には「異なる記憶ユニット（ブロック）へのワード線駆動信号を時間差をもって供給すること」が開示されている旨認定したうえ、「引用例１記載の発明においては複数ブロックに分割されたサブ・アレイに対するセンス動作に時間差を設定してピーク電流が集中しないように構成されているが、このような時間差をもってセンス動作を実行させる手段として、引用例２に記載されているような「ワード線駆動信号に時間差を設定する手段」を適用して、「第１と第２のワード線駆動信号は同一の信号を同時に発生させる」構成に換えて、本願発明のように「第１と第２のワード線駆動信号は所定の時間差をもって発生させる」構成を採用することは、当業者が格別な困難を要することなく必要に応じて適宜になし得るところであ」る旨判断している。

しかしながら、引用例２には、「異なる記憶ユニット（ブロック）へのワード線駆動信号を時間差をもって供給すること」は、全く開示されていない。また、仮に引用例２に上記の技術的事項が開示されているとしても、引用例１記載の発明に、どのようにして引用例２記載の技術的事項を組み合わせるのか、審決は全く説示していないから、相違点に対する判断(1)は誤りというべきである。

第３ 　被告の主張

原告の主張１ないし３は認めるが、４（審決の取消事由）は争う。審決の認定判断は正当であって、これを取り消すべき理由はない。

１ 　一致点の認定について

(1)原告は、引用例１記載の発明の「完全選択のサブ・アレイ」、「部分選択のサブ・アレイ」は、それぞれ本願発明の「選択されたブロック」、「選択されなかったブロック」に対応するとする審決の認定は根拠がない旨主張する。

しかしながら、本願発明の特許請求の範囲によれば、「選択されたブロック」とは「アドレス信号によって選択され」、「メモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行な」うブロックであり、「選択されなかったブロック」とは「少なくとも一部では選択されたワード線に属するメモリセルのリフレッシュを行なう」ブロックである。

これに対して、引用例１には、「完全選択のサブ・アレイ」に関して、「CA8アドレス信号はどのサブ・アレイを完全選択すべきかを決定する」（４頁左下欄２行、３行）、「完全選択されたサブ・アレイは行及び列の両者が選択されたサブ・アレイであり」（４頁左下欄５行、６行）、「完全選択されたサブ・アレイでは、CSA2がセンス増幅器の第２段階ラッチを開始すると、列選択が可能となり、メモリ読出しおよび書込動作を行い得る状態となる。」（５頁右下欄１１行ないし１４行）と記載され、一方、「部分選択のサブ・アレイ」に関しては、「部分的に選択されたサブ・アレイは行のみが選択されたサブ・アレイである。」（４頁左下欄６行ないし８行）、「選択された行は、行クロックCRUおよびCRLから発生され、選択された行と関連する行ドライバを介して行導線（ワード線）に加えられる高論理レベル信号によって活性化される。」（４頁左下欄１９行ないし２２行）、「選択された行が活性化されると、データは（中略）センス増幅器に転送される。（中略）センス増幅器がラッチされたとき最大限度の論理レベルに増幅される。（中略）選択された行のメモリ・セルに最大限度の電圧レベルが回復されることになる。このようにして選択された行に沿うすべてのメモリ・セルは自動的にリフレッシュされる。」（４頁右下欄１０行ないし２２行）と記載されている。

これらの記載によれば、引用例１記載の発明における「完全選択のサブ・アレイ」が「アドレス信号によって選択されたブロックにのみメモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行うサブ・アレイ」であり、「部分選択のサブ・アレイ」が「選択されたワード線に属するメモリセルアレイのリフレッシュを行うサブ・アレイ」であることは明らかである。

したがって、引用例１記載の発明は、本願発明の要件である「複数のワード線および複数のビット線およびこれらの交点に位置する複数のメモリセルからなるメモリセルアレイを有し、当該メモリセルアレイは複数のブロックに分割されており、アドレス信号によって選択されたブロックにのみメモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行い、選択されなかったその他のブロックの少なくとも一部では選択されたワード線に属するメモリセルアレイのリフレッシュを行うようなダイナミック型の半導体記憶装置」の構成を具備している旨の認定に誤りはない。

(2)また、原告は、「引用例１記載の発明は、完全選択されたサブ・アレイと部分選択されたサブ・アレイのワード線にワード線駆動信号発生手段からの信号を加えるものである」とする審決の認定は根拠がない旨主張する。

本願明細書には、ワード線駆動回路及びローデコーダに関して、「各ワード線１はワード線駆動回路をに接続される。このワード線駆動回路２は、第５図に示すRASバッファRBからワード線駆動信号WLが与えられたとき、そのときローデコーダRDで選択されているワード線１の電位を立ち上げるためのものである。」（５頁１１行ないし１６行）と記載されている。

これに対して、引用例１には、「チップは２つのサブ・アレイ、即ち上側サブ・アレイ(1001)と下側サブ・アレイ(1002)に分割されているメモリ・セル・アレイを含んでいる。（中略）行クロックは７つの行アドレス・バッファ(1010)（中略）をストローブする。入力A0～A7に先に加えられた８ビットのTTLレベルのアドレスはMOSレベルの行アドレス信号RA0～RA6（中略）に変換される。（中略）行アドレス信号は行デコーダにより各サブ・アレイ中の128の行の内から１つの行を選択するのに使用される。（中略）完全選択されたサブ・アレイは行および列の両者が選択されたサブ・アレイであり、部分的に選択されたサブ・アレイは行のみが選択されたサブ・アレイである。（中略）選択された行は、行クロックCRUおよびCRLから発生され、選択された行と関係する行ドライバを介して行導線（ワード線）に加えられる高論理レベル信号によって活性化される。」（４頁左上欄１３行ないし左下欄２２行）と記載されている。以上の記載と、引用例１の図面である別紙図面ＢのFIG.1をみれば、引用例１には、「完全選択され、又は部分選択される２つのサブ・アレイを有し、行アドレス・バッファの行アドレス信号は行デコーダによって各サブ・アレイの１つの行を選択するのに使われ、各サブ・アレイのメモリセルに接続される行導線（ワード線）には行ドライバを介して接続される」ダイナミックRAMのチップが記載されているということができる。

そうすると、引用例１記載の発明の「行デコーダ」、「行ドライバ」が、それぞれ本願発明の「ローデコーダ」、「ワード線駆動回路」に相当することは明らかであって、審決は、本願発明の「ローデコーダ及びワード線駆動回路」、あるいは、引用例１記載の発明の「行デコーダ及び行ドライバ」を、ワード線駆動信号を発生する構成のものという意味で、「ワード線駆動信号発生手段」と呼んでいるのである。

したがって、「引用例１記載の発明は、完全選択されたサブ・アレイと部分選択されたサブ・アレイとのワード線にワード線駆動信号発生手段からの信号を加えるものである」から、引用例１記載の発明が本願発明と同様の「選択されたブロックにおけるワード線を駆動する第１の信号と、選択されなかったブロックにおけるワード線を駆動する第２の信号を発生するワード線駆動信号発生手段」を具備するとした審決の認定に誤りはない（ただし、本願発明の要件である「ワード線駆動信号発生手段」が、「選択されたブロックに対する第１の信号を先に発生させ、選択されなかったブロックに対する第２の信号を所定の時間差をもって後で発生させる」との特殊な作用を行うものであるのに対し、引用発明１の「ワード線駆動信号発生手段」がそのような特殊な作用を行うものでないことは、相違点ａとして認定しているとおりである。）。

(3)さらに、原告は、引用例１記載の発明における「第１段階のセンス動作は予備的な動作であって、実際のセンズ動作は第２段階の動作によりなされるものである」とする審決の認定は誤りである旨主張する。

しかしながら、引用例１には、「両方のサブ・アレイのセンス増幅器の第１段階ラッチは第１のセンス増幅器ストローブ信号CSA1によって開始される。完全選択されたサブ・アレイにおいては、第２段階ラッチは（中略）第２のセンス増幅器ストローブ信号CSA2によって開始される。部分選択されたサブ・アレイでは、第２段階のラッチは、完全選択されたサブ・アレイ中における第２段階のラッチ期間中に生じるラッチ電流のピークが過ぎ去るのを許容するのに十分な時間間隔だけCSA2から遅延された第３のセンス増幅器ストローブ信号CSA3によって開始される。」（５頁左上欄１７行ないし右上欄５行）と記載されている。

この記載によれば、引用例１記載の発明の実際のセンス動作は第１段階のセンス動作によって開始するものであるが、同時に、引用例１には、センス動作におけるピーク電流の時点をずらすことも開示されていることが明らかである。そして、引用例１記載の発明は、本願発明と同じく「ピーク電流を出来るだけ小とすること」（３頁右上欄４行）を技術的課題とし、「セルにアクセスを行う完全選択されたサブ・アレイが最初にラッチされる。部分選択されたリブ・アレイは完全選択されたサブ・アレイ中のラッチ操作によって生じる電流のピークが落着くのを許容するのに十分な遅延の後にラッチされ」（３頁左下欄２２行ないし右下欄２行）、「このようにして改良されたRAMのピーク電流は、各サブ・アレイ中のセンス増幅器ラッチによる電流ピーク（中略）が一致しないようになっているので減少することになる」（３頁右下欄８行ないし１２行）ものであるから、引用例１記載の発明における「最初のラッチ」が本願発明の「先に行うセンス動作」に対応し、引用例１記載の発明における「十分な遅延の後のラッチ」が本願発明の「所定時間差をもって後で行うセンス動作」に対応することが明らかである。そして、引用例１の上記記載によれば、「最初のラッチ」は、「第２のセンス増幅器のストローブ信号CSA2によって開始される第２段階ラッチ」であり、「十分な遅延の後のラッチ」は「十分な時間間隔だけCSA2から遅延された第３のセンス増幅器のストローブ信号CSA3によって開始される第２段階ラッチ」に対応するのであるから、本願発明の要件である「センス動作」とは、引用例１記載の発明の「第２段階ラッチ」に相当するのである。

ところで、引用例１記載の発明における第１段階のラッチ（すなわち、第１段階のセンス動作）は、作動電圧がVTに達するまでゆっくりと変化するのであり（５頁左上欄５行ないし１７行）、第２段階ラッチのようにピーク電流を生じさせるような動作でないことはもちろん、本願発明におけるセンス動作のような消費電流のピークを生じさせるものでもないから、上記第１段階のセンス動作は予備的なものというべきである。

したがって、引用例１記載の発明における「第１段階のセンス動作は予備的な動作であって、実際のセンス動作は第２段階の動作によりなされるものである」としたうえ、本願発明における「センス動作」は引用例１記載の発明の「第２段階のセンス動作」に対応しており、引用例１には本願発明と同様０「選択されたブロックにおけるセンス動作を先に行い、選択されなかったブロックにおけるセンス動作を所定の時間差をもって後で行うこと」が記載されている旨の認定にも誤りはない。

(4)以上のとおりであるから、審決の一致点の認定には何らの誤りもない。

２ 　相違点に対する判断(1)について

原告は、引用例２には「異なる記憶ユニット（ブロック）へのワード線駆動信号を時間差をもって供給すること」は全く開示されていないし、仮に引用例２に上記の事項が開示されているとしても、引用例１記載の発明にどのようにして引用例２記載の技術的事項を組み合わせるのか説示されていないから、相違点に対する判断(1)は誤りである旨主張する。

しかしながら、引用例２には、「１記憶サイクルの開始時には、「記憶ユニットＡ0及び信号遅延機構Ｄ1に接続されるリフレッシュ起動信号線４にリフレッシュ起動信号を与える。これと並行して、アドレス信号線を介してアドレス情報を記憶ユニットに与える。」（３頁右下欄１８行ないし４頁左上欄２行）、「１記憶サイクルの開始時にリフレッシュ起動信号線４を通して与えられたリフレッシュ起動信号は、入力と同時に記憶ユニットＡ0にリフレッシュ起動をかけ、以後、リフレッシュ起動信号線４に挿入された信号遅延機構Ｄ1、Ｄ2、…、ＤN 1により順次時間遅れをもってＡ1、Ａ2、…、ＡN 1の各記憶ユニットに対してリフレッシュ起動をかける。したがって、Ａ0、Ａ1、…、ＡN 1の各記憶ユニットは順次ずれたタイミングでリフレッシュ動作を実行することになる。ここで、Ａ0、Ａ1、…、ＡN 1までの各記憶ユニットに供給される瞬時電流が各々重畳しないように信号遅延機構Ｄ1、Ｄ2、…、ＤN 1の遅れ時間を決定すれば、給電線１、２の電位変動を防止する効果が得られる。」（４頁左上欄７行ないし２０行）、「１回のアクセスに対し複数の記憶ユニットで読み書き動作を実行する並列読み書き方式を取る場合がある。かかる場合においても読み書き動作時に同時に複数の記憶ユニットに読み書き起動をかけると、大量の瞬時電流が各記憶ユニットに流入するため、給電線に電位変動をきたし、雑音を生起したり誤動作の原因となる。このような場合には、第２図の信号線３をリフレッシュ起動信号線に、信号線４を読み書き起動信号線とする構成とし、リフレッシュ起動信号線に挿入した信号遅延機構Ｄ1、Ｄ2、…、ＤN 1をそのまま読み書き起動信号線に利用すればよい。かかる構成により各記憶ユニットＡ0、Ａ1、…、ＡN 1には時間遅れをもって順次読み書き起動がかかり、読み書き動作時に給電線の電位変動を防止する効果が得られる。」（４頁右上欄１３行ないし左下欄８行）と記載されている。

これらの記載によれば、引用例２には、「１記憶サイクルの開始時には、記憶ユニットＡ0及び信号遅延機構Ｄ1に接続される読み書き起動信号線４に、読み書き起動信号を与える。これと並行して、アドレス信号線を介して、アドレス情報を記憶ユニットに与える。１記憶サイクルの開始時に読み書き起動信号線４を通して与えられた読み書き起動信号は、入力と同時に記憶ユニットＡ0に読み書き起動をかけ、以後、読み書き起動信号線４に挿入された信号遅延機構Ｄ1、Ｄ2、…、ＤN 1により順次に時間遅れをもってＡ1、Ａ2、…、ＡN 1の各記憶ユニットに対して読み書き起動をかける。かかる構成によって、各記憶ユニットＡ0、Ａ1、…、ＡN 1には、時間遅れをもって順次に読み書き起動がかかり、読み書き動作時に給電線の電位変動を防止する効果が得られる」ことが記載されていることになる。

そして、アドレス信号線を介して記憶ユニットに与えられるアドレス情報は、時間遅れをもって順次に起動がかかる読み書き起動信号と並行して、各記憶ユニットに与えられるものである。なぜならば、一般的なダイナミック型半導体記憶装置においてメモリセルへのデータ書込み・読出し又はリフレッシュを行う際、メモリセルアレイ又はメモリセルブロックのワード線駆動回路によりワード線を活性化し、対象となるメモリセルのセンス動作を行うことが広く行われており、この点は本願発明も同様である。そして、このようなメモリセルアレイ又はメモリセルブロックを複数設けた場合、複数のアレイ又はブロックのいずれかを選択する信号が必要になるが（本願発明におけるローアドレスRA9、引用例２記載の発明における読み書き起動信号がこれに当たる。）、この信号が供給されるメモリセルアレイ又はメモリセルブロックのワード線駆動回路は、同信号が供給されたことを受けて初めて活性化するのである。

したがって、引用例２記載の発明においても、各記憶ユニットへのアドレス情報は、順次に起動がかかる読み書き起動信号と並行して各記憶ユニットに与えられ、読み書き起動信号によって読み書き起動とワード線駆動信号の活性化が行われるとみるのが相当であって、この点は引用例２の「各記憶ユニットはアドレス情報のユニットアドレズを参照し、自らのユニットアドレスと一致がとれた場合には、当該記憶ユニットに読み書き起動がかかり、アドレス情報で指定される記憶ユニット内の記憶セルアレイに対してデータの読み書き動作が実行される。」（３頁右下欄６行ないし１１行）という記載からも窺い得るところである。そして、引用例２記載の発明において読み書き動作が時間遅れをもって順次に起動がかかることを考慮すれば、引用例２には「異なる記憶ユニットへのワード線駆動信号を時間差をもって供給すること」が開示されているとした審決の認定に誤りはないから、これを論拠とする相違点に対する審決の判断(1)は正当である。

この点について、原告は、引用例１記載の発明にどのようにして引用例２記載の技術的事項を組み合わせるのか全く不明である旨主張するが、審決が説示しているとおり、引用例２記載の発明は、「複数ブロックのDRAMを時間差を設けて動作させることにより電源への負担を軽減するという点では、基本的な技術的思想が本願発明及び引用例１記載の発明と共通している」のであるから、原告の上記主張は失当である。

理由

第１ 　原告の主張１（特許庁における手続の経緯）、２（本願発明の特許請求の範囲）、３（審決の理由）及び各引用例に審決認定の技術的事項が記載されていることは、いずれも当事者間に争いがない。

第２ 　甲第２号証（願書添付の明細書及び図面）、第３号証（平成７年６月２日付手続補正書）及び第４号証（平成８年３月２１日付手続補正書）によれば、本願発明の概要は次のとおりである（別紙図面Ａ参照）。

(1)技術的課題（目的）

本願発明は、ピーク消費電力の低減を図るように改良されたダイナミック型の半導体記憶装置に関するものである（明細書２頁２行ないし４行）。

従来のダイナミック型MOS・RAMは、アクティブサイクル内における消費電流が平均化しておらず、１サイクル内で数か所の鋭いピークを呈する（同２頁６行ないし９行）。すなわち、第５図は従来のダイナミック型MOS・RAM（1Mビット）の構成を示すブロック図（同２頁１１行、１２行）、第６図はそのブロック＃１～＃４のいずれか１つの構成を示す図（同５頁４行、５行）、第７図はその回路の動作を示すタイミングチャート（同７頁１３行、１４行）であって、このような構成の半導体記憶装置は、第７図に示されているように、１サイクルの動作時における消費電流ＩCCが５つのピークP1～P5を有するが、これらのピークは、

P1：RAS系クロック発生時の消費電流

P2：センス動作のクロック発生時及びリストア動作時のビット線充電電流

P3：CAS系クロック発生時の消費電流

P4：RAS系クロック発生時の消費電流

P5：CAS系クロック発生時の消費電流

が主たるものである（同８頁１７行ないし９頁８行）。

このように、従来の半導体記憶装置においてセンス時及びリストア時に生ずる消費電流のピークは、電源系に対する大きな負担となる。本願発明は、消費電流のピークを低減することができるダイナミック型の半導体記憶装置の提供を目的とするものである（同９頁１６行ないし１０頁３行）。

(2)構成

上記の目的を達成するために、本願発明は、その特許請求の範囲記載の構成を採用したものである（平成８年３月２１日付手続補正書３枚目２行ないし１５行）。

すなわち、本願発明は、メモリセルアレイを複数のブロックに分割し、アドレス信号によって選択されたブロックにのみメモリセルへのデータの書込みまたはメモリセルからの読出しを行い（明細書１０頁５行ないし９行）、その他のブロックの少なくとも一部では、選択されたワード線に属するメモリセルのリフレッシュを行うようなダイナミック型の半導体記憶装置において、選択されなかった（「選択された」の誤記と認められる。）ブロックにおけるワード線を駆動する第１の信号を先に発生し、選択されなかったブロックにおけるワード線を駆動する第２の信号を第１の信号の発生から所定の時間差をもって後で発生するワード線駆動信号発生手段を設けることを特徴とするものである（平成７年６月２日付手続補正書２枚目９行ないし１４行）。

(3)作用効果

本願発明の構成によれば、選択ブロックと非選択ブロックのワード線駆動タイミングをずらし、消費電流を時間軸方向に分散することによって、消費電流のピーク値を低減し、アクセスタイムの増加を防止することができるので（平成７年６月２日付手続補正書２枚目２０行ないし２５行）、メモリ動作に何ら支障を来すことなしに、極めて効果的に消費電流のピーク値を低減することができる（明細書１７頁７行ないし９行）。

第３ 　そこで、原告主張の審決取消事由の当否について検討する。

１ 　一致点の認定について

(1)原告は、引用例１記載の発明の「完全選択のサブ・アレイ」、「部分選択のサブ・アレイ」はそれぞれ本願発明の「選択されたブロック」、「選択されなかったブロック」に対応するとする審決の認定は根拠がない旨主張する。

検討すると、本願発明の要件である「選択されたブロック」が「メモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行」うブロックであり、「選択されなかったその他のブロック」が「メモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行」わないブロックであることは、その特許請求の範囲の記載から明らかである。

一方、成立に争いのない甲第５号証（別紙図面Ｂ参照）によれば、引用例１記載の発明は「ピーク電流を減少させるダイナミックRAMの構成」に関するものであって、「完全選択されたサブ・アレイは行および列の両者が選択されたサブアレイであり、部分的に選択されたサブ・アレイは行のみが選択されたサブアレイである。」（４頁左下欄５行ないし８行）、「完全選択されたサブ・アレイでは、CSA2がセンス増幅器の第２段階ラッチを開始すると、列選択が可能となり、メモリ読出しおよび書込み動作を行い得る状態となる。」（５頁右下欄１１行ないし１４行）と記載されていることが認められる。

これらの記載によれば、引用例１記載の発明における「完全選択されたサブ・アレイ」は、行と列の両方の選択が行われ、メモリの読出し及び書込み動作が可能なアレイであるから、本願発明の要件である「選択されたブロック」に対応することは明らかである。これに対して、引用例１記載の発明における「部分選択のサブ・アレイ」は、行のみが選択され、列の選択は行われないので、メモリの読出し及び書込み動作が不可能なアレイであるから、これを本願発明の要件である「選択されなかったブロック」に対応させることには何らの疑問もなく、原告の上記主張は失当である。

(2)また、原告は、「引用例１記載の発明は、完全選択されたサブ・アレイと部分選択されたサブ・アレイのワード線にワード線駆動信号発生手段からの信号を加えるものである」とする審決の認定は根拠がない旨主張する。

検討すると、前掲甲第２号証によれば、本願明細書には、従来技術の説明として、「各ワード線１はワード線駆動回路２に接続される。このワード線駆動回路２は、第５図に示すRASバッファRBからワード線駆動信号WLが与えられたとき、そのときローデコーダRDで選択されているワード線１の電位を立上げるためのものである。」（５頁１１行ないし１６行）と記載されているところ、本願発明はこの技術を前提とするものと認められる。したがって、本願発明の特許請求の範囲において使用されている「ワード線駆動信号発生手段」の用語は、具体的には「ローデコーダ」と「ワード線駆動回路」をいうものと解される。

一方、前掲甲第５号証によれば、引用例１には「選択された行は、行クロックCRUおよびCRLから発生され、選択された行と関連する行ドライバを介して行導線（ワード線）に加えられる高論理レベル信号によって活性化される。」（４頁左下欄１９行ないし２２行）と記載されていることが認められる。この記載を踏まえて別紙図面ＢのFIG.1をみると、引用例１記載の発明は、２つのサブ・アレイ（1001、1002）を有しており、行アドレス・バッファ(1010)の行アドレス信号（RA0～RA6）は、行デコーダ（1012～1015）を通して各サブ・アレイの１つの行を選択するために使われ、各サブ・アレイのメモリセルに接続される行導線（ワード線）には行ドライバを介して接続されるダイナミックRAMのチップの構成を有するものであると理解することができる。

上記認定判断によれば、引用例１記載の発明における「行デコーダ」と「行ドライバ」が、本願明細書に記載されている上記「ローデコーダ」と「ワード線駆動回路」に相当する作用を行うことが明らかであるから、これらを総称して「ワード線駆動信号発生回路」ということには何らの不合理もない。そして、引用例１記載の発明において「完全選択されたサブ・アレイ」のワード線を駆動する信号が本願発明の要件である「第１の信号」に相当し、「部分選択されたサブ・アレイ」のワード線を駆動する信号が本願発明の要件である「第２の信号」に相当することも明らかであるから、引用例１記載の発明が「選択されたブロックにおけるワード線を駆動する第１の信号と、選択されなかったブロックにおけるワード線を駆動する第２の信号を発生するワード線駆動信号発生手段」を具備するとした審決の認定は正当である。

(3)更に、原告は、引用例１記載の発明における「第１段階のセンス動作は予備的な動作であって、実際のセンス動作は第２段階の動作によりなされるものである」とする審決の認定は誤りである旨主張する。

検討すると、前掲甲第５号証によれば、引用例１には、前記のとおり「完全選択されたサブ・アレイでは、CSA2がセンス増幅器の第２段階ラッチを開始すると、列選択が可能となり、メモリ読出しおよび書込み動作を行い得る状態となる。」（５頁右下欄１１行ないし１４行）と記載されているほか、「センス増幅器を２段階にラッチすることにより更に信頼性の高い高速度増幅が達成できる。第１段階においては、センス増幅器のノード上の小さな差動信号はその最大限度の増幅レベルに向かってゆっくりと進むことが許容される。この差動信号がほぼVTに達すると、第２段階のラッチが開始され、より速い速度で増幅を完了する。」（５頁左上欄１１行ないし１７行）、「完全選択されたサブ・アレイにおいては、（中略）第２のセンス増幅器ストローブ信号CSA2によって開始される。部分選択されたサブ・アレイでは、（中略）完全選択されたサブ・アレイ中における（中略）ラッチ期間中に生じるラッチ電流のピークが過ぎ去るのを許容するのに十分な時間間隔だけCSA2から遅延された第３のセシス増幅器ストローブ信号CSA3によって開始される。」（５頁左上欄２０行ないし右上欄５行）、「列アドレス信号C48の制御の下で、センス増幅器ラッチ回路SALUおよびSALLはどちらのサブ・アレイが完全選択されているかに従って適当なシーケンスで上側および下側サブ・アレイの第２段階ラッチを開始する。」（５頁右上欄１３行ないし１７行）と記載されていることが認められる。

これらの記載によれば、引用例１記載の発明における第１段階のラッチは、作動電圧がVTに達するまでゆっくりと変化するものであって消費電力のピークを生じさせるものではないから、センス動作としては予備的なものであって、実際のセンス動作は第２及び第３のセンス増幅器ストローブ信号による第２段階のラッチによって行われるものと考えることには合理性があるどいうべきである。

そして、前掲甲第５号証によれば、引用例１には、前記のように「部分選択されたサブ・アレイでは、（中略）完全選択されたサブ・アレイ中における（中略）ラッチ期間中に生じるラッチ電流のピークが過ぎ去るのを許容するのに十分な時間間隔だけCSA2から遅延された第３のセンス増幅器ストローブ信号CSA3によって開始される。」（５頁左上欄２４行ないし右上欄５行）と記載されているほか、「セルにアクセスを行う完全選択されたサブ・アレイが最初にラッチされる。部分選択されたサブ・アレイは完全選択されたサブ・アレイ中のラッチ操作によって生じる電流のピークが落着くのを許容するのに十分な遅延の後にラッチされる。」（３頁左下欄２２行ないし右下欄２行）、「このようにして改良されたRAMのピーク電流は、各サブ・アレイ中のセンス増幅器ラッチによる電流ピーク（中略）が一致しないようになっているので減少することになる。」（３頁右下欄８行ないし１２行）と記載されていることが認められる。

これらの記載によれば、引用例１記載の発明においては、完全選択されたサブ・アレイが最初にラッチされ、そのラッチによって生じた電流のピークが消滅してから、部分選択されたサブ・アレイがラッチされることが明らかであるから、引用例１には「選択されたブロックにおけるセンス動作を先に行い、選択されなかったブロックにおけるセンス動作を所定の時間差をもって後で行うこと」が記載されているとした審決の認定も正当である。

(4)以上のとおりであるから、引用例１記載の技術内容に関する審決の認定に誤りはなく、本願発明と引用例１記載の発明は「選択されたブロックにおけるワード線を駆動する第１の信号と、選択されなかったブロックにおけるワード線を駆動する第２の信号を発生するワード線駆動信号発生手段を備え、第１および第２の信号に応じて、選択されたブロックにおけるセンス動作を先に行ない、選択されなかったブロックにおけるセンス動作を所定の時間差をもって後で行うことを特徴とする、半導体記憶装置」である点において一致するとした審決の認定は正当であって、審決には相違点の看過があるという原告の主張は失当である。

２ 　相違点に対する判断(1)について

原告は、引用例２には「異なる記憶ユニット（ブロック）へのワード線駆動信号を時間差をもって供給すること」は全く開示されていないから、相違点に対する判断(1)は誤りである旨主張する。

検討すると、成立に争いのない甲第６号証（別紙図面Ｃ参照）によれば、引用例２記載の発明は「記憶素子」に関するものであって、「１回のアクヤスに対し複数の記憶ユニットで読み書き動作を実行する並列読み書き方式を取る場合がある。かかる場合においても読み書き動作時に同時に複数の記憶ユニットに読み書き起動をかけると、大量の瞬時電流が各記憶ユニットに流入するため、給電線に電位変動をきたし、雑音を生起したり誤動作の原因となる。このような場合には、第２図の信号線３をリフレッシュ起動信号線に、信号線４を読み書き起動信号線とする構成とし、リフレッシュ起動信号線に挿入した信号遅延機構Ｄ1、Ｄ2、…、ＤN-1をそのまま読み書き起動信号線に利用すればよい。かかる構成により、各記憶ユニットＡ0、Ａ1、…、ＡN-1には時間遅れをもって順次読み書き起動がかかり、読み書き動作時に給電線の電位変動を防止する効果が得られる。」（４頁右上欄第１３行ないし左下欄８行）と記載されていることが認められる。

そして、ダイナミック型半導体記憶装置において、メモリセルへのデータの書込み・読出し、又は、リフレッシュを行う場合、メモリセルアレイ（又は、メモリセルブロック）のワード線駆動回路によってワード線を活性化し、対象となるメモリセルのセンス動作を行うことは広く行われているところであるから、引用例２には、「異なる記憶ユニット（ブロック）へのワード線駆動信号を時間差をもって供給すること」が実質的に開示されているというべきであり、したがって、引用例２記載の発明は、当然に「ワード線駆動信号に時間差を設定する手段」を備えていると解するのが相当であるから、原告の上記主張は失当である。

この点について、原告は、仮に引用例２に上記の技術的事項が開示されているとしても、引用例１記載の発明にどのようにして引用例２記載の技術的事項を組み合わせるのか、審決は全く説示していない旨主張する。

しかしながら、前掲甲第６号証によれば、引用例２には「本発明は（中略）、複数の記憶ユニットを有するダイナミック型記憶素子に信号遅延機構を搭載することで各々の記憶ユニットの起動時刻をずらし、これによって給電線を介して各記憶ユニットに流れる瞬時的な電流の重畳を緩和して給電線の電位変動を防止するものである。」（２頁右下欄１０行ないし２０行）と記載されていることが認められる。この記載によれば、引用例２記載の発明が引用例１記載の発明と同一の技術分野に属し、かつ、同様の技術的課題の解決を企図するものであることが明らかであるから、引用例２記載の技術的事項を引用例１の発明に適用することは、当業者ならば格別の困難なくして行うことができた事項というべきである。

以上のとおりであるから、相違点に対する判断(1)にも誤りはない。

第４ 　よって、審決の違法を理由にその取消しを求める原告の本訴請求は失当であるからこれを棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法６１条の各規定を適用して、主文のとおり判決する。

（口頭弁論終結日　平成１０年６月３０日）

（裁判長裁判官　清永利亮　裁判官　春日民雄　裁判官　宍戸充）

別紙図面Ａ

<省略>

<省略>

<省略>

<省略>

別紙図面Ｂ

<省略>

<省略>

別紙図面Ｃ

<省略>

Ａ0～ＡN-1……記憶ユニツト、

Ｄ1～ＤN-1……信号遅延機構、

１、２……給電線

３……読み書き起動信号線（リフレツシユ起動信号線）

４……リフレツシユ起動信号線（読み書き起動信号線）

理由

１．本願発明の要旨の認定

本願は、昭和６１年９月２９日の出願であって、その発明の要旨は補正された明細書及び図面の記載からみて、その特許請求の範囲に記載された次の通りのものである。

「複数のワード線および複数のビット線およびこれらの交点に位置する複数のメモリセルからなるメモリセルアレイを有し、当該メモリセルアレイは複数のブロックに分割されており、アドレス信号によって選択されたブロックにのみメモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行い、選択されなかったその他のブロックの少なくとも一部では選択されたワード線に属するメモリセルのリフレッシュを行うようなダイナミック型の半導体紀憶装置において、

前記選択されたブロックにおけるワード線を駆動する第１の信号を先に発生し、選択されなかったブロックにおけるワード線を駆動する第２の信号を前記第１の信号の発生から所定の時間差をもって後で発生するワード線駆動信号発生手段を備え、前記第１および第２の信号に応じて、前記選択されたブロックにおけるセンス動作およびリストア動作を先に行ない、前記選択されなかったブロックにおけるセンス動作およびリストア動作を所定の時間差をもって後で行うことを特徴とする、半導体記憶装置。」

２．引用例の認定

これに対して、当審において平成８年１月８日付で通知した拒絶の理由に引用した、特表昭５６－５００２３１号公報（特公昭６３－３６０７９号公報）（以下引用例１という）、特開昭５４－２７３３３号公報（以下引用例２という）、特開昭５７－８２２８４号公報（以下引用例３という）には、半導体記憶装置に関して次のような技術的事項が記載されている。

Ａ．引用例１

(1)従来技術に関して、「発明の背景」の欄には、「例えば６４ｋ　ＲＡＭのように多数のセルを有するダイナミック・メモリにおいては、チップ上の種々の導線上の大きな過渡電流のピークが主たる問題となる。このような電流のピークはメモリ操作が完了した後、アレイの列導線がプリチャージ電圧（通常ＶＤＤ）に回復するときに生じる。・・・他の大きな電流ピークはサブ・アレイ中のすべてのセンス増幅器がラッチされるとき（即ち活性化されるとき）に生じる。」が（４欄第１１行目～第２６行目）、「メモリ・チップ中の種々の導線上の大きな電流のピークは、他の導線上に望ましくない信号を静電的・電磁的に誘起させ、またメモリの種々の回路の電力ノード上に電圧降下を生じさせることにより適正なメモリ動作に干渉を及ぼすことになる。

適正なメモリ動作に干渉を及ぼすことに加えて、大きな電流のピークはまたメモリ・チップの信頼性に対し有害な効果を与える。」（４欄第３２行目～第４０行目）ので、「従って、適正なメモリ動作およびチップの信頼性の観点から、高密度ダイナミックＲＡＭにあってはピーク電流を出来るだけ小とすることが重要である。」と記載されている（４欄第４４行目～５欄第３行目）。

(2)第１図のＤＲＡＭブロック図には、「上側サブ・アレイ１００１、下側サブ・アレイ１００２の２つのサブ・アレイに分割され、各サブ・アレイは２５６のセンス増幅器および６４の列デコーダのグループによって各々６４行×２５６列のセルを有する２つのブロックに二分されたメモリ・セル・アレイ」が記載されている。

(3)ブロックの選択に関して、「１つのサブ・アレイの１つのブロック中の１つの行の選択はまたそのサブ・アレイの他方のブロック中の相応する、即ち基準行の選択をも意味する。ＣＡ８アドレス信号はどのサブ・アレイを完全選択すべきかを決定するため種々のステアリングおよびエネーブリング回路で使用される。完全選択されたサブ・アレイは行および列の両者が選択されたサブ・アレイであり、部分的に選択されたサブ・アレイは行のみが選択されたサブ・アレイである。」と記載されている（７欄第３５行目～第４４行目）。

(4)ワード線の駆動に関して、「選択された行は、行クロックＣＲＵおよびＣＲＬから発生され、選択された行と関連する行ドライバを介して行導線（ワード線）に加えられる高論理レベル信号によって活性化される。・・・

選択された行が活性化されると、データはメモリ・セルおよびその中の基準セルから関連する１／２列導線を介してセンス増幅器に転送される。センス増幅器と１／２列導線の間の相互接続関係の詳細は第４図に示されている。１／２列導線の各対の間に存在する小さな差動電圧信号はセンス増幅器がラッチされたとき最大限度の論理レベルに増幅される。、センス増幅器がラッチされた後１／２列導線上に最大限度の論理レベル信号が現れることにより選択された行のメモリ・セルに最大限度の電圧レベルが回復されることになる。このようにして選択された行に沿うすべてのメモリ・セルは自動的にリフレッシュされる。」と記載されている（８欄第２８行目～第４０行目）。

(5)センス増幅器の動作に関して、「センス増幅器を２段階にラッチすることにより更に信頼性の高い高速度増幅が達成できる。第１段階においては、センス増幅器のノード上の小さな差動信号はその最大限度の増幅レベルに向かってゆっくりと進むことが許容される。この差動信号がほぼＶＴに達すると第２段階のラッチが開始され、より速い速度で増幅を完了する。両方のサブ・アレイのセンス増幅器の第１段階ラッチは第１のセンス増幅器ストローブ信号ＣＳＡ１によって開始される。

完全選択されたサブ・アレイにおいては、第２段階ラッチは、差動信号がほぼＶＴに達するのを許容するのに十分な時間間隔だけＣＳＡ１から遅延された第２のセンス増幅器ストローブ信号ＣＳＡ２によって開始される。部分選択されたサブ・アレイでは、第２段階のラッチは、完全選択されたサブ・アレイ中における第２段階のラッチ期間中に生じるラッチ電流のピークが過ぎ去るのを許容するのに十分な時間間隔だけＣＳＡ２から遅延された第３のセンス増幅器ストローブ信号によって開始される。」と記載されている（９欄第１０行目～第３０行目）。

(6)リフレッシュ動作に関して、「行終了クロック発生器は、部分選択されたサブ・アレイ中のセルがそのリフレッシュ動作を完了するのに必要な期間を表す時間間隔だけＣＳＡ３から遅延された信号を提供する。・・・行終了クロック信号は部分選択されたサブ・アレイ中の選択された行の行導線に加えられる行クロック信号をＶＳＳに回復させる。このようにして部分選択されたサブ・アレイの選択された行はリフレッシュ操作が該サブ・アレイにおいて完了した直後に不活性化される。」と記載されている（１０欄第３行目～第１９行目）。

Ｂ．引用例２

(1)従来技術の問題として、大容量のダイナミック型記憶素子においては、「リフレッシュ動作時に給電線のインピーダンスが大きく、リフレッシュ動作時に給電線に瞬時的な大電流が流れると大きな電位変動を生じ、この電位変動に起因して、雑音および回路の誤動作を生じやすい欠点があった。」（２頁左下欄第９行目～第１３行目）が、「一方、かかる大容量記憶素子では、１回の読み書きアクセスに対する１記憶サイクルにおいて、複数の記憶ユニットに同時に読み書き起動をかけ、複数の記憶ユニットに対し、データを並列で読み書き動作する方式をとる場合があるが、このような読み書き動作においてもリフレッシュ動作と同様に給電線に電位変動を主起する問題があり、何らかの新規な対策が望まれていた。」ので、「（本発明は）複数の記憶ユニットを有するダイナミック型記憶素子に信号遅延機構を搭載することで各々の記憶ユニットの起動時間をずらし、これによって給電線を介して各記憶ユニットに流れる瞬時的な電流の重畳を緩和して給電線の電位変動を防止するものである。」と記載されている（２頁右下欄第２行目～第９行目）。

(2)第２図のブロック図に関して、「電源線１、アース線２に複数の記憶ユニットＡ0～ＡN-1と信号遅延機構Ｄ1～ＤN-1を設けるものにおいて、１回のアクセスに対し複数の記憶ユニットで読み書き動作を実行する並列読み書き方式を取る場合がある。かかる場合においても読み書き動作時に同時に複数の記憶ユニットに読み書き起動をかけると、大量の瞬時電流が各記憶ユニットに流入するため、給電線に電位変動をきたし、雑音を生起したり誤動作の原因となる。このような場合には、信号線３をリフレッシュ起動線に、信号線４を読み書き起動信号線とする構成とし、・・・。かかる構成により、各記憶ユニットＡ0～ＡN-1には時間遅れをもって順次読み書き起動がかかり、読み書き動作時に給電線の電位変動を防止する効果が得られる。」と記載されている（４頁右上欄第１３行目～左下欄第８行目）。

Ｃ．引用例３

(1)第４Ａ図には、ＤＲＡＭの回路構成が示されており、センス・アンプＳＡ１は、１対の交差結合されたＭＩＳＦＥＴＱS8、ＱS9を有しておりそれらの正帰還作用により微少な信号を差動的に増幅している。この正帰還動作は、ＭＩＳＦＥＴＱS10がタイミング信号φPAによって導通しし始めると開始される。

また、ＭＩＳＦＥＴＱS4～ＱS7からなるアクテブリストア回路ＡＲ１が設けられている。

(2)読み出し動作において、センス回路とアクテブリストラ回路の動作について次のように記載されている。

「タイミング信号（センスアンプ制御信号）φPAによりＭＩＳＦＥＴＱS10が導通し始めると同時にセンスアンプＳＡ１は正帰還動作を開始し、アドレス時に生じた∧ＶS／２の検出信号を帰還する。増幅動作がほぼ完了したのち、タイミング信号（アクテブリストア制御信号）φrsに同期してアクテブリストア回路ＡＲ１が論理”１”のレベルをＶccに回復する。」（９頁右上欄第１１行目～第１８行目）。

(3)第５Ａ図には、約６４Ｋビットのメモリセルを約３２Ｋビットの２つのメモリセルアレイＡＲＹ1、ＡＲＹ2に分割するとともに各メモリセルにはセンスアンプＳＡ1、ＳＡ2を設け、各メモリセルアレイを個別に選択する例が記載されている。

３．本願発明（前者）と引用例１（後者）との一致点と相違点

(1)前者においては、「発明が解決しようとする問題点」として、「従来の半導体記憶装置（ＤＲＡＭ）は、・・・センス時およびリストア時に生じる消費電流のピーク値が大きく、電源系に対する負担が大きくなるという問題点があった。

この発明は上記のような問題点を解消するためになされたもので、消費電流にピークを低減することができるダイナミック型の半導体記憶装置を提供することを目的とする。」と記載されている（明細書第９～１０頁）。

後者においても、ＤＲＡＭのセンスアンプ動作時のピーク電流を低減することを発明の課題とするものであるから、「発明の産業上の利用分野」および「発明の目的」は、基本的には両者で共通している。

(2)後者においては、メモリ・セル・アレイを２つのサブ・アレイに分割し、行および列を選択する「完全選択のサブ・アレイ」と、行のみを選択する「部分選択のサブ・アレイ」とに区分しているから、「完全選択のサブ・アレイ」は前者の「選択されたブロック」に対応し、「部分選択のサブ・アレイ」は前者の「選択されなかったブロック」に対応する。

そして、後者の基本的な動作は、完全選択されたサブ・アレイに対してメモリのアクセスを行い、部分選択のサブ・アレイに対しては選択された行へのリフレッシュ動作を行うものであるから、前者の「複数のワード線および複数のビット線およびこれらの交点に位置する複数のメモリセルからなるメモリセルアレイを有し、当該メモリセルアレイは複数のブロックに分割されており、アドレス信号によって選択されたブロックにのみメモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行い、選択されなかったその他のブロックの少なくとも一部では選択されたワード線に属するメモリセルアレイのリフレッシュを行うようなダイナミック型の半導体記憶装置」の構成を具備している。

(3)後者においては、完全選択されたサブアレイと部分選択されたサブアレイとのワード線にワード線駆動信号発生手段からの信号を加えるものであるから、前者と同様の「選択されたブロックにおけるワード線を駆動する第１の信号と、選択されなかったブロックにおけるワード線を駆動する第２の信号を発生するワード線駆動信号発生手段」を具備している。

(4)後者においては、完全選択されたサブ・アレイと部分選択されたサブ・アレイとに共通に第１段階のセンス動作を行い、完全選択されたサブ・アレイと部分選択されたサブ・アレイとに時間差をもって第２段階のセンス動作を行わせているが、前記したように第１段階のセンス動作は予備的な動作であって、実際のセンス動作は第２段階の動作によりなされるものであるから、前者における「センス動作」は後者の「第２段階のセンス動作」に対応しており、後者には前者と同様の「選択されたブロックにおけるセンス動作を先に行ない、選択されなかっったブロックにおけるセンス動作を所定の時間差をもって後で行うこと」が記載されている。

従って、両者は「複数のワード線および複数のビット線およびこれらの交点に位置する複数のメモリセルからなるメモリセルアレイを有し、当該メモリセルアレイは複数のブロックに分割されており、アドレス信号によって選択されたブロックにのみメモリセルへのデータの書込みまたはメモリセルからのデータの読出しを行い、選択されなかったその他のブロックの少なくとも一部では選択されたワード線に属するメモリセルのリフレッシュを行うようなダイナミック型の半導体記憶装置において、

選択されたブロックにおけるワード線を駆動する第１の信号と、選択されなかったブロックにおけるワード線を駆動する第２の信号を発生するワード線駆動信号発生手段を備え、第１および第２の信号に応じて、選択されたブロックにおけるセンス動作動作を先に行ない、選択されなかったブロックにおけるセンス動作を所定の時間差をもって後で行うことを特徴とする、半導体記憶装置。」

である点で一致し、次の点で相違している。

ａ．前者においては「ワード線駆動信号発生手段」は、「選択されたブロックに対する第１の信号を先に発生させ、選択されなかったブロックに対する第２の信号を所定の時間差をもって後に発生させる」ものであるのに対して、後者においては「ワード線駆動信号発生手段」は、「選択されたブロックに対する第１の信号と、選択されなかったブロックに対する第２の信号」として、同一の信号を同時に発生させている点。

ｂ．前者においては、「選択されたブロックと選択されなかったブロックに対して所定の時間差をもってセンス動作を行う際に、リストア動作をも行う」ものであるのに対して、後者においては「リストア動作」につていは記載されていない点。

４．相違点に対する判断

(1)複数の記憶ユニットを有するＤＲＡＭにおいて、各記憶ユニットの読み書き動作に時間差を設定することにより瞬時電流の重畳による給電線の電位変動を防止すること、すなわち、複数ブロックのＤＲＡＭを時間差を設けて動作させることにより電源への負担を軽減するという点では、基本的な技術思想が前者および後者と共通している引用例２には、各記憶ユニットへの読み書き信号を遅延手段を介して供給することにより大電流が流入することを防止することが記載されているから、「異なる記憶ユニット（ブロック）へのワード線駆動信号を時間差をもって供給すること」が開示されている。

そうすると、後者においては複数ブロックに分割されたサブ・アレイに対するセンス動作に時間差を設定してピーク電流が集中しないように構成されているが、このような時間差をもってセンス動作を実行させる手段として、引用例２に記載されているような「ワード線駆動信号に時間差を設定する手段」を適用して、「第１と第２のワード線駆動信号は同一の信号を同時に発生させる」構成に代えて、前者のように「第１と第２のワード線駆動信号は所定の時間差をもって発生させる」構成を採用することは、当業者が格別な困難性を要することなく必要に応じて適宜になしうるところであり、相違点ａ．は格別なものではない。

(2)複数のブロックに分割されたＤＲＡＭに「センス動作とリストア動作とを行わせる構成」は引用例３に記載されており、後者においてもセンス動作にリストア動作をも付加することは単なる設計的事項に過ぎず、相違点ｂ．にも格別なところは見いだせない。

また、本願発明により得られる効果も当業者が予測可能な範囲に止まるものであり格別なものとはいえない。

５．結論

以上の通りであるから、本願発明は上記引用例１ないし引用例３に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定によって特許を受けることができない。

よって、結論のとおり審決する。